Построение verilog-модели ber-тестера для проверки каналов связи телекоммуникационных систем


	Загрузить архив:
	Файл: tester.zip (223kb [zip], Скачиваний: 33) скачать

Министерство образования Российской Федерации

Московский государственный институт электронной техники

(Технический университет)

Кафедра телекоммуникационных систем(ТКС)

Дисциплина: Сети связи и системы коммутации

Техническое задание (c вариантом решения)на курсовой проект

ПОСТРОЕНИЕ VERILOG-МОДЕЛИBER-ТЕСТЕРАДЛЯ ПРОВЕРКИ КАНАЛОВ СВЯЗИ ТЕЛЕКОММУНИКАЦИОННЫХ СИСТЕМ

Москва 2002

1. Цель работы

1.1. Ознакомление с методикой тестирования каналов связи телекоммуникационных систем с помощью BER-тестера (Bit-Error-Rate – интенсивность поступления ошибочных битов от объекта проверки; определение дано в международном стандарте ITU-TO.153).

1.2. Разработка логической моделиBER-тестера и анализ ее поведения в отсутствие и при наличии моделируемых ошибок в канале связи.

2. Основные сведения о BER-тестерах

2.1. Генераторы псевдослучайных битовых последовательностей

Исключающее ИЛИ (XOR) в цепи обратной связи. Если висходном состоянии в регистре присутствует любой ненулевой код, то под действием синхросигналаCLK этот код будет непрерывно циркулировать в регистре и одновременно видоизменяться. В качестве выхода генератора можно также использовать выход любого разряда
регистра.

Рис. 2.1. Обобщенная схема генератора псевдослучайной битовой
последовательности максимальной длины и таблица для выбора
промежуточной точки подключения обратной связи

В общем случае в М-разрядном регистре обратная связь подключается к разрядам с номерами МиN
(М > N). Приведенная на рис. 2.1 таблица описывает структуру генераторов различной разрядности. Каждый генератор формирует последовательность битов с максимальным периодом повторения, равным2^М – 1. В такой последовательности встречаются все М-разрядные коды, за исключением нулевого. Этот код представляет собой своеобразную “ловушку” для данной схемы: если бы нулевой код появился в регистре, дальнейшая последовательность битов была бы также нулевой. Но при нормальной работе генератора попадания в ловушку не происходит. Последовательность максимальной длины обладает следующими свойствами.

1. В полном цикле (2^М – 1 тактов) число лог. 1 на единицу больше, чем число лог. 0. Добавочная лог. 1 появляется за счет исключения состояния, при котором в регистре присутствовал бы нулевой код. Это можно интерпретировать так, что вероятности появления на выходе регистралог. 0 илог. 1 практически одинаковы.

2. В полном цикле (2^М – 1 тактов) половина серий из последовательных лог. 1 имеет длину 1, одна четвертая серий – длину 2, одна восьмая – длину 3 и т. д.

Такими же свойствами обладают и серии из лог. 0 с учетом пропущенного лог. 0. Это говорит о том, что вероятности появления “орлов” и “решек” не зависят от исходов предыдущих “подбрасываний”. Поэтому вероятность того, что серия из последовательных лог. 1 или лог. 0 закончится при следующем подбрасывании, равна1/2 вопреки обывательскому пониманию “закона о среднем”.

3. Если последовательность полного цикла (2^М – 1 тактов) сравнивать с этой же последовательностью, но циклически сдвинутой на любое число тактов W (W не является нулем или числом, кратным2^М – 1), то число несовпадений будет на единицу больше, чем число совпадений.

Идею тестирования канала связи с помощью прогона через него псевдослучайных битовых последовательностей удобно рассмотреть на примере использования пары устройств – скремблера и дескремблера.

2.2. Скремблер – дескремблер с неизолированными генераторами
псевдослучайных битовых последовательностей

Скремблер (шифратор) и дескремблер (дешифратор) подключаются к противоположным сторонам канала связи, как показано на рис. 2.2. Скремблер и дескремблер выполнены на основе рассмотренных генераторов псевдослучайных битовых последовательностей. Оба генератора имеют одинаковую разрядность и однотипную структуру обратных связей. Все процессы, протекающие в системе передачи данных, синхронизируются от тактового генератора (на рисунке не показан). Этот генератор размещен на передающей стороне системы и может принадлежать источнику данных либо скремблеру. В каждом такте на вход скремблера подается очередной бит передаваемых данных SD, а в сдвиговом регистре RG1 накопленный код продвигается вправо на один разряд.

Рис. 2.2.Система передачи данных, в которой скремблер и дескремблер содержат неизолированные
генераторы псевдослучайных битовых последовательностей

Если предположить, что источник данных посылает в скремблер длинную последовательность лог. 0, то элементXOR1можно рассматривать как повторитель сигналаY1 с выхода элементаXOR2. В этой ситуации регистрRG1 замкнут в кольцо и генерирует точно такую же псевдослучайную последовательность битов, как и в рассмотренной ранее схеме (см. рис. 2.1). Если от источника данных поступает произвольная битовая последовательность, то она взаимодействует с последовательностью битов с выхода элементаXOR2. В результате формируется новая (скремблированная) последовательность битов SCRD, по структуре близкая случайной. Эта последовательность, в свою очередь, продвигается по региструRG1, формирует поток битов на выходе элемента XOR2 и т. д.

Скремблированная последовательность битовSCRDпередается по линии (каналу связи) и поступает в дескремблер. С помощью генератора с фазовой автоподстройкой частоты (этот генератор на рисунке не показан) из входного сигнала выделяется тактовый сигнал. Под управлением тактового сигнала битыSCRDпродвигаются в регистреRG2, а в приемник данных поступают дескремблированные данные RD.

Потоки данныхRDиSD совпадают с точностью до задержки передачи по линии. Действительно, в установившемся режиме в сдвиговых регистрах RG1иRG2 присутствуют одинаковые коды, так как на входы этих регистров поданы одни и те же данныеSCRD, а тактовая частота, по сути, общая. ПоэтомуY2 = Y1, и, с учетом этого,
RD = SCRD Å Y2 = SD Å Y1 Å Y2 = SD Å Y1 Å Y1 = SD Å 0 = SD.

Рассмотренная система передачи данных не требует применения какой-либо специальной процедуры начальной синхронизации. После заполнения сдвигового регистраRG2, как было показано, генераторы псевдослучайных битовых последовательностей работают синхронно (их состояния всегда одинаковы). При появлении одиночной ошибки в линии синхронизация временно нарушается, но затем автоматически восстанавливается, как только правильные данные вновь заполнят регистр RG2. Однако в процессе продвижения ошибочного бита по сдвиговому региструRG2,а именно, в периоды его попадания сначала на первый, а затем на второй вход элемента XOR3сигналY2 дважды принимает неправильное значение. Это приводит к размножению одиночной ошибки – она впервые появляется в сигналеRDв момент поступления из линии и затем возникает еще два раза при последующем двукратном искажении сигналаY.

При тестировании линии источник данных выдает постоянный нулевой сигнал
SD = 0. Скремблер генерирует псевдослучайную последовательность битов. Дескремблер восстанавливает прообраз принятого псевдослучайного сигнала. При отсутствии ошибок передачи в приемник данных поступает постоянный нулевой сигналRD = 0. Обнаружение пачки из трех импульсов (из-за размножения ошибки в регистре RG2) расценивается приемником данных как одиночная ошибка передачи данных по линии связи.

2.3. Вариант практической реализации тестера – объект моделирования

Как показано на рис. 2.3, для тестирования цепей передачи синхросигналов RxCи данныхRхDканала связи между устройствамиDTEиDCEиспользованы генератор и анализатор псевдослучайных последовательностей битов. По существу, генератор и анализатор представляют собой рассмотренные ранее скремблер и дескремблер, причем скремблируется сигнал “Постоянный нуль”, т. е. последовательность нулевых битов
(SD = 0, см. рис. 2.2). В отсутствие ошибок передачи сигналовRxCиRxDсигнал на выходе триггераTTтакже должен быть нулевым.

Для имитации помех в канале связи использованы генераторыG2иG3. ГенераторG2в определенном такте (тактах) формирует сигнал лог. 1. Этот сигнал воздействует на логический элемент Исключающее ИЛИ, в результате элемент временно переводится в режим инвертирования передаваемого через него бита (битов) данных. Таким образом, вместо истинного нулевого бита передается ложный единичный или наоборот. Для имитации канала связи без помех в линии передачи данных на выходе генератора G2должен постоянно присутствовать сигнал лог. 0.

Аналогично имитируется сигнал помехи, действующей на линию передачи синхросигнала. В отсутствие помех на выходе генератораG3постоянно присутствует сигнал лог. 0. Появление в некотором такте на выходе генератораG3сигнала лог. 1 приводит к временному искажению синхросетки передаваемых данных, так как при этомтеряется один синхроимпульс.

Рис. 2.3.Система контроля передачи данных и синхросигнала между устройствами типаDCEиDTE

В отсутствие ошибок под управлением сигналаRxCс генератора G1в линию данныхRxDиз регистра Апоступает псевдослучайная последовательность битов (см.
рис. 2.4). Положительные фронты сигналаRxCзадают границы битовых интервалов сигналаRxD. Положительные фронты инвертированного сигналаRxCзадают смещенную на половину такта синхросетку приема данных в регистрВ и вD-триггер ТТ. Такты работы генератора псевдослучайной последовательности битов обозначены символамиТ1 с соответствующими индексами в скобках (напримерТ1(L + 4)). Аналогично такты работы анализатора обозначены символамиТ2.

В тактахT1(J) … T1(J + 3)состояние регистраАизменяется в такой последовательности:S(J),S(J + 1),S(J + 2),S(J + 3).Соответствующие биты выходных данных:D(J), D(J + 1),D(J + 2),D(J + 3).Как отмечалось при описании системы “скремблер – дескремблер”, в установившемся режиме при отсутствии ошибок содержимое передающего и приемного регистров (в данном случае, регистровАи В)одинаково. Поэтому, как показано на временных диаграммах, коды в регистреВ совпадают с кодами в регистреА с учетом взаимного смещения синхросеток на половину такта.

Рис. 2.4. Временные диаграммы передачи и приема тестовых битовых последовательностей

Интересно отметить, что код в приемном регистре (В) формируется на половину такта раньше, чем тот же код в передающем регистре (А)! Такое поведение анализатора можно рассматривать как предсказание очередного правильного бита(0 или 1) в ожидании его поступления по линии RxD. Как следует из временных диаграмм, в отсутствие ошибок предсказания полностью оправдываются. Это проявляется в том, что сигналZна входе данныхD-триггера принимает устойчивое нулевое значение в моменты записи, поэтому триггер остается в состоянии лог. 0.

Предположим, что в тактеТ1(J + 4) в результате воздействия на линию RxDимпульса помехи передаваемый бит исказился: вместо истинного лог. 0передается ложная лог. 1 или наоборот. В этой ситуации во второй половине тактаТ2(J + 4)обнаруживается несоответствие предсказанного и фактически принятого битов (сигналZпринимает стабильное значение, равное лог. 1). Поэтому в следующем тактеТ2(J + 5)триггер переходит в состояние лог. 1. Таким образом, первое проявление ошибки зафиксировано с задержкой в половину такта после ее возникновения в линии.

Начиная с тактаТ1(J + 5) по линииRxDвновь передаются правильные биты. Сравнение предсказанных и фактически принятых битов вновь дают положительные результаты, но ранее принятый в регистрВошибочный бит начинает продвижение к разрядуN. Код в регистреВ искажен (что отражено на диаграмме символами “ERR”), но искажения пока внешне не проявляются.

В тактеТ2(К + 2)ошибочный бит попадает в разрядN.Вследствие этого происходит неправильное предсказание ожидаемого бита, т. е. во второй половине такта предсказанный битY противоположен правильному битуD(K + 2), полученному по линииRxD.Поэтому триггер повторно регистрирует ошибку. После этого ошибочный бит продолжает продвижение по региструВв направлении разряда М. В тактеT2(L + 1)ошибочный бит достигает разрядаМ. Неправильное предсказание повторяется, триггер в третий раз регистрирует ошибку. После этого ошибочный бит выталкивается из сдвигового регистраВи, следовательно, более не влияет на работу системы контроля. Таким образом, одиночная ошибка в линии приводит к формированию пачки из трех импульсов на выходе триггера.

3. Формулировка задания

3.1. Изучите работу схемы, приведенной на рис. 2.3.

3.2. Изучите предложенную Вам версию системы моделирования.

3.3. Разработайте модель схемы, приведенной на рис. 2.3. Параметры схемы определяются вариантом задания в соответствии с табл. 3.1. Моделирование выполняется на уровнеgatelevel.

3.4. Протестируйте модель в условиях выключенных и включенных генераторов помех. Число и положение импульсов помех определяются вариантом задания в соответствии с табл. 3.1. Глубина тестирования – 1000 тактов. Начальное состояние регистра А – произвольное, но не нулевое.

3.5. Распечатайте временные диаграммы сигналов на начальном этапе работы системы передачи данных (в течение первых 20 – 40 тактов). Убедитесь в правильности этих диаграмм.

3.6. Распечатайте временные диаграммы сигналов на этапе обработки импульсов помех (вплоть до выхода ошибочного бита за пределы регистраВ с запасом в несколько тактов). Убедитесь в правильности этих диаграмм.

3.7. Подготовьте пояснительную записку и файлы моделей в двух вариантах: электронном (помещается в архив локальной сети кафедры ТКС) и обычном – в виде распечатки.

В табл. 3.1. приняты следующие обозначения:

№ п/п – порядковый номер варианта курсового проекта;

М – разрядность регистра А(В), см. рис. 2.1;

N – номер разряда, к которому подключается цепь обратной связи, см. рис. 2.1;

T(DATA) – номера тактов, считая от нулевого, в которых генерируется помеха в линии передачи данных, см. рис. 2.3;

T(SYNC) – номера тактов, считая от нулевого, в которых генерируется помеха в линии передачи синхросигнала, см. рис. 2.3.

Таблица 3.1.

Параметры моделирования системы передачи данных

№ п/п	М	N	T(DATA)	T(SYNC)
1	39	35	756, 759	759, 989
2	36	25	41, 126	41, 42, 43,44
3	35	33	88, 89, 90	860 –867
4	33	20	903–915	34, 44, 54
5	31	28	56, 65 – 69	68, 895
6	29	27	55, 57, 59, 67	757 – 763
7	28	25	85, 847	85, 88, 93
8	25	22	49 – 54	51 – 56, 129
9	7	6	47, 61	84, 99 – 105
10	9	5	55, 78, 88	80, 90
11	10	7	759, 989	55, 57, 59, 67
12	11	9	41, 42, 43,44	85, 847
13	15	14	860 –867	49 – 54
14	17	14	34, 44, 54	47, 61
15	18	11	68, 895	55, 78, 88
16	20	17	757 – 763	85, 847
17	21	19	759, 989	49 – 54
18	22	21	41, 42, 43,44	47, 61
19	23	18	860 –867	55, 78, 88
20	36	25	34, 44, 54	759, 989
21	35	33	68, 895	41, 42, 43,44
22	33	20	757 – 763	860 –867
23	31	28	85, 88, 93	34, 44, 54
24	21	19	51 – 56, 129	68, 895
25	22	21	41, 42, 43,44	757 – 763
26	23	18	860 –867	85, 88, 93
27	36	25	34, 44, 54	51 – 56, 129
28	35	33	759, 989	756, 759
29	31	28	41, 42, 43,44	41, 126
30	29	27	860 –867	88, 89, 90
31	28	25	34, 44, 54	903–915
32	25	22	68, 895	56, 65 – 69
33	7	6	757 – 763	55, 57, 59, 67
34	9	5	85, 88, 93	85, 847
35	10	7	51 – 56, 129	49 – 54
36	11	9	84, 99 – 105	47, 61
37	15	14	80, 90	55, 78, 88
38	25	22	55, 57, 59, 67	759, 989
39	7	6	85, 847	41, 42, 43,44
40	9	5	49 – 54	860 –867
41	10	7	47, 61	34, 44, 54
42	11	9	55, 78, 88	68, 895
43	15	14	85, 847	757 – 763
44	17	14	49 – 54	759, 989
45	18	11	47, 61	41, 42, 43,44
46	25	22	55, 78, 88	860 –867
47	7	6	759, 989	34, 44, 54
48	9	5	41, 42, 43,44	68, 895
49	10	7	860 –867	757 – 763
50	11	9	34, 44, 54	85, 88, 93
51	15	14	68, 895	51 – 56, 129
52	17	14	757 – 763	41, 42, 43,44
53	18	11	85, 88, 93	860 –867
54	28	25	51 – 56, 129	34, 44, 54
55	25	22	41, 42, 43,44	759, 989
56	7	6	860 –867	41, 42, 43,44
57	9	5	34, 44, 54	860 –867
58	10	7	68, 895	34, 44, 54
59	11	9	34, 44, 54	35, 46, 56
60	15	14	759, 989	68, 895
61	17	14	41, 42, 43,44	757 – 763
62	18	11	860 –867	85, 88, 93
63	20	17	34, 44, 54	51 – 56, 129
64	21	19	68, 895	41, 42, 43,44
65	22	21	757 – 763	860 –867
66	23	18	85, 88, 93	34, 44, 54
67	36	25	51 – 56, 129	759, 989
68	35	33	84, 99 – 105	34, 44, 54
69	33	20	80, 90	68, 895
70	31	28	55, 57, 59, 67	757 – 763
71	21	19	85, 847	85, 88, 93
72	22	21	49 – 54	51 – 56, 129
73	23	18	85, 88, 93	41, 42, 43,44
74	36	25	51 – 56, 129	860 –867
75	35	33	41, 42, 43,44	34, 44, 54
76	31	28	860 –867	68, 895
77	29	27	34, 44, 54	34, 44, 54
78	28	25	759, 989	759, 989
79	25	22	34, 44, 54	41, 42, 43,44
80	7	6	68, 895	860 –867

4. Рекомендации по построению модели

4.1. Подготовка схемы к моделированию

Прежде чем начать моделирование схемы, следует представить ее в терминах системы VerilogHDL. Для этого нужно выделить в схеме функционально-законченные модули
(module), обозначить регистры (reg), провода (wire), входы, выходы (input, output) и т. п.

На рис. 4.1 представлен результат подготовки рассмотренной ранее схемы (см.
рис. 2.3) к моделированию. Отметим, что для упрощения примера в явном виде моделируются не все элементы схемы, а только ее регистры. Это означает, что вместо требуемого в техническом задании gate-уровня проектирования применен более высокий RTL-уровень (RegisterTransferLevel). В результате, например, вместо обозначения в явном виде элементовИсключающее ИЛИв модели использованы их “формульные” эквиваленты. Это несколько увеличивает дистанцию между моделью и ее реальным прототипом, так как формульный эквивалент не учитывает задержку срабатывания соответствующего логического элемента или группы элементов. В примере нет также явных моделей усилителей, инвертора, триггера. Поэтому в Вашем курсовом проекте следует разработать более подробную модель, в полной мере соответствующуюgate-уровню.

Схема (рис. 4.1) представлена четырьмя модулями. Первый модуль (moduleber_tester) описывает структуру устройства в целом. Остальные модули (moduleDCE, moduleLine, module DTE) описывают структуру соответствующих составных частей устройства. Для удобства составления модели введены два “фиктивных” D-триггера(показаны на рисунке штриховыми линиями), хотя возможны и иные решения.

Далее приведены примеры реализации четырех упомянутых модулей. Каждый из них традиционно оформлен в виде отдельного файла. При компоновке проекта эти файлы собираются в одну группу и “исполняются” после выполнения Вами цепи команд экранного меню:Projectà Newà <имя нового проекта> à Add (добавить в проект четыре файла – описания четырех модулей) à OK à GO (провести моделирование)). При успешномвыполнении моделирования следует вывести на экран временные диаграммы, желательно в такой же последовательности, как нарис. 4.2, а именно:

timing– пронумерованная в десятичном виде последовательность тактов, т. е. перио дов сигнала от генератора G1 (рис. 4.1);

RxCgood – синхросигнал без ошибок;

RxDgood, – данные без ошибок;

A[1:M] – шестнадцатиричный код в М-разрядном регистре А;

errRxC – импульс (импульсы) ошибок сигнала RxC;

errRxD – импульс (импульсы) ошибок сигнала RxD;

RxCbad – синхросигнал с ошибкой (ошибками);

RxDbad – данные с ошибкой (ошибками);

B[1:M] – шестнадцатиричный код в М-разрядном регистре В;

D_input_TT – сигнал на входе D-триггера модуля DTE;

ERROR – выходной сигнал (Ошибка)BER-тестера.

Рис. 4.1. Схема BER-тестера с обозначениями в терминах системы VerilogHDL для моделирования на уровнеRTL

4.2. Пример построенияRTL-моделиBER-тестера на языке системы VerilogHDL

4.2.1. ФайлBER-main_module.v

//Главный модуль (верхний уровень иерархии модулей)

module ber_tester (ERROR);// ber_tester - наименование модуля,

// в скобках заключен перечень выходов

// и входов (входов нет, имеется один выход)

outputERROR; // дается определение ERROR как выхода (а не входа)

wireRxDgood, RxCgood, RxDbad, RxCbad; // список проводов главного модуля

DTEDTE1(ERROR, RxCbad, RxDbad); // Структурная модель BER-тестера

LineLine1 (RxCbad, RxDbad, RxCgood, RxDgood); // на основе трех модулей:

DCE DCE1(RxCgood, RxDgood);// DTE, Line и DCE (DTE1, Line1 и //DCE1)

endmodule // стандартное оформление конца модуля

4.2.2. ФайлBER-DTE_module.v

moduleDTE(out1, in1, in2); // Наименование модуля, список выходов и входов

input in1, in2; // Входы

output out1;// Выход

parameterM=5, N=3;// М - длина регистра, N - точка подключения

// обратной связи. Возможные сочетания М и N:

// 3 2, 4 3, 5 3, 6 5, 7 6, 9 5, 10 7, 11 9, 15 14, 17 14,

// 18 11, 20 17, 21 19, 22 21, 23 18, 25 22, 28 25, 29 27,

// 31 28, 33 20, 35 33, 36 25, 39 35

reg [1:M] B; // Описание М-разрядного регистра В

regTT; // Описание D-триггера как одноразрядного регистра

wireD_input_TT; // Описание провода

assignout1 = TT, // Утверждается, что состояние выхода out1

// отображает состояние D-триггера

D_input_TT = B[N] ^ B[M] ^ in2; // Утверждается, что состояние провода

// D_input_TT определяется суммированием

// по модулю два трех переменных: B[N],// B[M] и in2

alwaysbegin: analyzer // BER-анализатор работает "всегда" следующим образом:

@(negedge in1)begin: prediction_and_check // по отрицательному фронту сигнала in1

TT = B[N] ^ B[M] ^ in2; // обновляется состояние триггера ТТ,

B = B >> 1; // код в регистре В сдвигается вправо на

// один разряд,

B[1] = in2; // после этого в освободившийся разряд В[1]

// помещается бит с входа in2

end // Окончание действий, вызванных отрицательным фронтом

// сигнала in1

end // Окончание конструкции "always"

endmodule

4.2.3. ФайлBER-Line_module.v

moduleLine (out20, out10, in20, in10); // Наименование модуля, список выходов и входов

input in20, in10; // Входы

output out20, out10; // Выходы

regerrRxD, g3, errRxC; // Описание одноразрядных регистров

integercount, timing; // Описание абстрактных целочисленных переменных

initialcount = 0; // Установка начального значения переменной

initialerrRxD=0; // Установка начального состояния регистра

initialg3=0; // Установка начального состояния регистра

assignout10 = in10 ^errRxD; // Сигнал на выходе out10 формируется суммированием

// по модулю два сигналов in10 и errRxD

assignout20 = in20 ^errRxC; // Сигнал на выходе out20 формируется суммированием

// по модулю два сигналов in20 и errRxC

// "Всегда" по положительному фронту сигнала на входе in20:

always @(posedgein20)begin: ticking // Прибавляется единица к счетчикам тактов (такт -

count = count + 1; // период сигнала в проводе RxCgood);

timing = count - 1; // timing отстает от count на единицу

errRxC = g3; // перепись бита из регистра g3 в регистр errRxC

end

//"Всегда" с задержкой на 20 элементарных единиц времени, т. е. на один такт,

// проверяется, нужно ли формировать ошибку в линии RxD

always #20if

((count == 39) // Положения ошибок в линии RxD (задаются согласно

|(count == 60) // выбранному варианту задания на курсовой проект)

|(count == 70)

|(count == 40)

|(count == 310)

|(count == 120)

|(count == 160)

|(count == 130))

begin

errRxD = 1; // ошибку формировать нужно

end

else

begin

errRxD = 0;// ошибку формировать не нужно

end

//"Всегда" с задержкой на 20 элементарных единиц времени, т. е. на один такт,

// проверяется, нужно ли формировать ошибку в линии RxC

always #20 if

((count == 9) // Положения ошибок в линии RxC (задаются согласно

|(count == 40) // выбранному варианту задания на курсовой проект)

|(count == 700)

|(count == 940)

|(count == 400)

|(count == 126)

|(count == 127)

|(count == 128)

|(count == 129)

|(count == 130))

begin

g3 = 1; // ошибку формировать нужно

end

else

begin

g3 = 0; // ошибку формировать не нужно

end

endmodule

4.2.4. ФайлBER-DCE_module.v

moduleDCE (out40, out30); // Наименование модуля, список выходов и входов (входов // нет)

output out40, out30; // Выходы

regg1; // Описание одноразрядного регистра g1

parameterM=5, N=3; // М - длина регистра, N - точка подключения

// обратной связи. Возможные сочетания М и N:

// 3 2, 4 3, 5 3, 6 5, 7 6, 9 5, 10 7, 11 9, 15 14, 17 14,

// 18 11, 20 17, 21 19, 22 21, 23 18, 25 22, 28 25, 29 27,

// 31 28, 33 20, 35 33, 36 25, 39 35

reg [1:M] A; // Описание М-разрядного регистра A

regtemp; // Описание одноразрядного регистра temp

initialA = 1; // Начальная установка регистра А

assignout30 = A[N] ^ A[M], out40 = g1; // Описание поведения выходов модуля

initialbegin: stopper // Остановить процесс моделирования

#20040; $stop; // по истечении 2040 элементарных единиц

end // времени (один такт = 20 единицам времени)

always begin: RxC_generator // тактовый генератор:

#10 g1 = 0; // длительность паузы = 10 единицам времени

#10 g1 = 1; // длительность импульса = 10 единицам времени

end

alwaysbegin: pseudorandom_RxD// Генератор псевдослучайной последовательности битов

@(posedgeg1) // По положительному фронту сигнала с регистра g1:

temp = A[N] ^ A[M]; // сохранение старого значения суммы по модулю два A[N] и A[M],

A = A >> 1; // сдвиг кода в регистре А на один разряд вправо,

A[1] = temp; // запись в первый разряд регистра А содержимого регистра temp

end

endmodule

Рис. 4.2. Пример временных диаграмм сигналов BER-тестера, полученных в результате моделирования. Из них следует, что ошибка при передаче синхросигнала по линии обнаруживается

Литература

1. Сухман С.М., Бернов А.В., Шевкопляс Б.В. Компоненты телекоммуникационных систем. Анализ инженерных решений. – М.: МИЭТ, 2002.– 220 с.

2. Hyde Daniel C. CSCI 320 Computer Architecture. Handbook on Verilog HDL.
Bucknell University, 1997.

Составитель – Б. В. Шевкопляс

31. 03. 2002